09
2020
01

【转】电源分布网络分解

笔者之前从事硬件研发工作,曾经对高速信号的信号完整性工作做过一些研究,但是始终没有找到门径,现在在美国一家公司从事芯片的电源完整和信号完整性性能测试方面的工作,开始对电源完整性和信号完整性有了一定的认识,从现在开始我将会和大家分享一些对信号完整性和电源完整性方面的心得,有一部分内容可能不是原创,是我之前的学习笔记,我在这里分享出来,主要是想梳理清楚思路,如果有侵犯到您的版权,请与我联系,我会及时删改,谢谢!

同时我之前使用的是latex写的学习笔记,因为知乎不支持语法编辑,我无法实现一些诸如上标和下标等格式,所以保留了latex里的格式标记。


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上一篇文章《电源分布网络介绍》里已经大概介绍了一下,由于CMOS电路的电流会随着时间变化而变化,而电源分布网络又对不同频率的电流信号表现出不同的阻抗,这些变化的电流和变化的阻抗最终形成了电源噪声。所以这一节我们就详细分解一下电源分布网络,看看电源分布网络都有哪些部分。通常情况下,一个系统级的电源分布网络主要包含四个部分: 电压调节器(也就是我们通常说的电源变换电路),PCB,封装以及硅片,如下图所示:

每次当芯片上的电路有翻转动作,就会产生一个瞬变的动态电流需求,而外部的供电系统就通过这个电源分布网络来给芯片上的电路来提供芯片所需要的电流。事实上电源分布网络中的各个组件并不是0阻抗的。阻抗就会在有瞬间电流时,形成电压的波动(电压噪声),因此我们可以通过等效的集总RLC电路来反映PDN网络中的各组件的阻抗情况,如下图所示。


电压转换器

对于一阶分析,我们可以使用一个电阻串联一个电感来作为电压转换器Voltage Regulator Module (VRM)的模型。如图\ref{ref_VRM_model}所示,等效电路及仿真的频率响应。

从低频到最高50 KHz, VRM为低阻状态,能够满足芯片瞬态的电流需求。但是在更高的频率,VRM的阻抗以感抗为主导,导致电源不能满足稍高频瞬态的电流需求。通常可以从VRM的厂商处得到VRM的等效串联电阻和等效串联电感。

去耦电容

去耦电容是我们进行PDN设计的一个重要工具,我们有必要了解一下电容。首先,我们来看一个电容的阻抗曲线。对于任何一个实际的电容,都有一些串联寄生电阻和串联寄生电感。如果我们进行适当的简化,忽略并行的直流和交流漏电流,我们可以得到一个串联的C-R-L等效电路,如下图a所示。我们可以通过下面的公式求得阻抗:

如下图b我们绘制出电容阻抗的幅度曲线和相位曲线。


可以看到这个电容的串行谐振频率为356 khz,在串行谐振频率以下,阻抗主要体现为容抗,阻抗幅度随着频率增高而降低。在串行谐振频率上,容抗与感抗相互抵消,相位时0,阻抗幅度为R。在串行谐振频率以上,感抗占主导位置,随着频率增高,阻抗增大。


电容的等效串联电感和生产工艺和封装尺寸有关,同一个厂家的同种封装尺寸的电容,其等效串联电感基本相同。通常小封装的电容等效串联电感更低,宽体封装的电容比窄体封装的电容有更低的等效串联电感。

所以板上的BULK电容通常是一些容量比较大的电容,通常是坦电容或电解电容。这类电容有很低的ESL,但是ESR很高,因此Q值很低,具有很宽的有效频率范围,非常适合板级电源滤波。

而PCB上的去耦电容通常选择陶瓷电容,陶瓷电容一般具有比较小的封装。作为去耦电容,封装越小,寄生电感越小,当然去耦效果越好。

电容的安装谐振频率

当电容安装到电路板上后,还会引入额外的寄生参数,从而引起谐振频率的偏移。充分理解电容的自谐振频率和安装谐振频率非常重要,在计算系统参数时,实际使用的是安装谐振频率,而不是自谐振频率,因为我们关注的是电容安装到电路板上之后的表现。

电容在电路板上的安装通常包括一小段从焊盘拉出的引出线,两个或更多的过孔,电源层和地层将电源与芯片的电源管脚连接起来。具体的模型如下图所示:

我们知道,不论引线还是过孔都存在寄生电感。寄生电感是我们主要关注的重要参数,因为它对电容的特性影响最大。总的安装电感等于走线、过孔以及平面形成的电感的和。所以在进行去耦电容的PCB布局时,需要尽量减小引线电感,即可以使用多个过孔,过孔尽量靠近电容管脚,走线尽量粗一些。

电容的去耦半径

电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片,多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实,减小电感是一个重要原因,但是还有一个重要的原因大多数资料都没有提及,那就是电容去耦半径问题。如果电容摆放离芯片过远,超出了它的去耦半径,电容将失去它的去耦的作用。

理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时,会在电源平面的一个很小的局部区域内产生电压扰动,电容要补偿这一电流(或电压),就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间,因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样,电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。特定的电容,对与它自谐振频率相同的噪声补偿效果最好,我们以这个频率来衡量这种相位关系。设自谐振频率为f,对应波长为λ ,补偿电流表达式可写为:

其中,A 是电流幅度,R 为需要补偿的区域到电容的距离,C 为信号传播速度。


当扰动区到电容的距离达到λ/4时,补偿电流的相位为π,和噪声源相位刚好差180度,即完全反相。此时补偿电流不再起作用,去耦作用失效,补偿的能量无法及时送达。为了能有效传递补偿能量,应使噪声源和补偿电流的相位差尽可能的小,最好是同相位的。距离越近,相位差越小,补偿能量传递越多,如果距离为0,则补偿能量百分之百传递到扰动区。这就要求噪声源距离电容尽可能的近,要远小于λ/4。实际应用中,这一距离最好控制在λ/40 ~λ/50之间,这是一个经验数据。

例如:0.001uF 陶瓷电容,如果安装到电路板上后总的寄生电感为1.27nH,那么其安装后的谐振频率为141.2MHz,谐振周期为7.05ps。假设信号在电路板上的传播速度为166ps/inch,则波长为42.5英寸。电容去耦半径为42.5/50=0.849英寸,大约等于2.16cm。本例中的电容只能对它周围2.16cm范围内的电源噪声进行补偿,即它的去耦半径2.16cm。


不同的电容,谐振频率不同,去耦半径也不同。对于大电容,因为其谐振频率很低,对应的波长非常长,因而去耦半径很大,这也是为什么我们不太关注大电容在电路板上放置位置的原因。对于小电容,因去耦半径很小,应尽可能的靠近需要去耦的芯片,这正是大多数资料上都会反复强调的,小电容要尽可能近的靠近芯片放置。


去耦电容并联

接下来我们添加第二个并行电容(C=1uF,R=0.01Ohm,L=1nH),如下图所示,显示了单独和并联的电路图以及阻抗曲线。为了让图不显得拥挤,我们只显示阻抗幅度。

C2的串联谐振频率为5.2MHz,这时我们注意到在356 kHz和5.2 MHz之间的3 MHz时有一个峰值,峰值阻抗为0.08 Ohm。这个阻抗比C1和C2在这一频率的阻抗都要高。这个峰值通常称之为反谐振点,是由C1的寄生电感和C2的电容形成的。

我们可以通过计算来得到这个反谐振频率,同时我们也可以将板上,或者封装上的电容进行合并。

电源-地平面以及BGA过孔的寄生参数

下图显示了平面传播和BGA过孔的等效寄生电感及电阻原理图。板上电容不光会有焊接寄生电感,而且也存在从负载侧看到的传播电感。传播电感与设计有关,和电源地之间电解质厚度相关,而且受到去耦电容相对芯片负载位置的影响。如果降低介质厚度,可以减小传播电感对距离的敏感程度,这使得你可以将去耦电容放在更远一点的位置。

除了电源/地平面的传播电感,电流必须通过BGA下面的过孔到达芯片。BGA过孔也通常用电感来做模型。总电感是去耦电容的焊接电感,传播电感以及BGA过孔电感进行串联组合,如下图所示。


电源-地平面电容

电源-地平面的分布电容主要由以下几个方面决定:

  • 平面的长度

  • 平面的宽度

  • 介电常数

  • 介质厚度


我们可以近似使用平行平面电容来计算电容的容量,如方程:

图显示了电源-地平面电容的等效电路以及频率响应。


封装模型

我们可以使用类似于PCB各组件的建模方式来对封装进行建模。下图显示了一个BGA封装的纵切图。

我们对封装进行集总建模如下图所示:

其中die与PCB的连线Bump通常会有寄生电感,而package内的PCB与board PCB也需要通过焊球进行连接,这些焊球也是有寄生电感的。

芯片模型

通常芯片的PDN仿真,会使用等效的RC电路。虽然也可以使用分布式的RC模型,但是这会使得仿真变得特别的复杂。所以这是通常进行时间和精度的取舍。同时单个的等效RC模型很简单,但是如何确定R和C的值,也是需要很多仿真的。建立一个可靠的正确提取片上电阻和电容的方法就显得非常的重要。片上PDN网络RC的值,决定了PDN网络阻抗曲线中最大峰值的幅度和位置。系统的PDN模型对片上网络模型非常的敏感。

参考文献:

1. “Calculating Basic Resonances in the PDN”

2. "AN 574: Printed Circuit Board (PCB) Power Delivery Network (PDN) Design Methodology"


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